Please use this identifier to cite or link to this item: http://hdl.handle.net/11455/51441
標題: 嵌入式處理器之低功率TLB設計
A Low-Power TLB Design for Embedded Processors
作者: 張延任
關鍵字: 資訊工程--硬體工程
嵌入式處理器
功率消耗最佳化
低功率位址轉換緩衝器 (TLB)
低功率快取記憶體
ARM
應用研究
摘要: 嵌入式處理器已廣泛的應用在各類手持式的裝置,其中包括多媒體及通訊應用產品,由於要節省裝置的耗電量以達到延長電池使用時間的需求,因此要如何做到功率消耗的最佳化已經成為設計此類嵌入式處理器的最重要考量。在先前相關的研究中已經指出,嵌入式處理器中用於把虛擬位址轉換成實體位址的位址轉換緩衝器 (TLB),雖然是一個很小的硬體表格,但是因為組成的記憶體電路較為耗電,再加上存取的頻率很高,所以其消耗的功率通常相當可觀而不可忽略。由於快取記憶體與TLB 有非常類似的架構與特性,基於我們長期以來在低功率快取記憶體的研究已有相當豐碩的成果,因此在本計劃中,我們將會提出一個低功率消耗的TLB 架構,在不會降低原有效能的條件下,進一步的減少嵌入式處理器的整體功率消耗。眾所皆知,ARM 是同時具有高效能且低功率特性的處理器,它們被大量的應用在嵌入式系統及可攜式產品,在本計劃中,除了理論上的模擬分析之外,也會把我們自己所提出來的低功率TLB 架構實作在現有的ARM 處理器中,做最實際而且精確的驗證。
URI: http://hdl.handle.net/11455/51441
其他識別: NSC93-2213-E005-027
文章連結: http://grbsearch.stpi.narl.org.tw/GRB/result.jsp?id=1005820&plan_no=NSC93-2213-E005-027&plan_year=93&projkey=PB9308-1583&target=plan&highStr=*&check=0&pnchDesc=%E5%B5%8C%E5%85%A5%E5%BC%8F%E8%99%95%E7%90%86%E5%99%A8%E4%B9%8B%E4%BD%8E%E5%8A%9F%E7%8E%87TLB%E8%A8%AD%E8%A8%88
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