Please use this identifier to cite or link to this item: http://hdl.handle.net/11455/51446
標題: 測試資料壓縮之研究
Test Data Compression for SoC
作者: 王行健
關鍵字: 基礎研究
電子電機工程類
摘要: 隨著超大型積體電路之容量快速增加、奈米技術成為主流、電路功能日益複雜, 使得單一電路所需之測試向量總數亦隨之快速增加。而銅製程的使用, 更使得一些以往不受重視的錯誤模型成為必須考量的因素。由於上述原因, 使得測試資料量呈現爆炸性的成長, 而其對於超大型積體電路測試造成的困擾有二。( 一)、測試資料量可能超過測試機的記憶體容量,使得測試過程變得更加複雜;( 二)、大量的測試資料需要更長的測試時間, 測試成本亦將隨之增高。為了有效解決上述問題, 測試資料壓縮在近年來逐漸成為一項重要的研究課題。系統晶片(SOC) 已逐漸成為超大型積體電路未來的發展趨勢。而由於系統晶片的結構更為複雜, 元件各數眾多, 其測試難度亦隨之增加。為達成壓縮測試資料量的目的,晶片中必須提供適當的壓縮/解壓縮電路,以期降低測試機及待測晶片間傳輸的測試資料量, 因而減少測試時間及測試成本。此外, 為達到更高的資料壓縮率, 自動產生測試資料之演算法亦須進行若干修正。本研究計畫即為在SoC 的環境之下, 針對掃瞄( scan) 測試架構, 考慮測試資料壓縮的一些相關議題, 包括測試資料壓縮電路、可提高壓縮率之測試向量產生演算法、及低功率測試向量選擇等。本計畫的最終目標,是希望能找到結構性的方法, 以產生高錯誤涵蓋率的測試向量, 並對其進行資料壓縮, 以期達到減少測試時間及減少測試功率之需求。
URI: http://hdl.handle.net/11455/51446
其他識別: NSC93-2215-E005-009
文章連結: http://grbsearch.stpi.narl.org.tw/GRB/result.jsp?id=1026305&plan_no=NSC93-2215-E005-009&plan_year=93&projkey=PB9308-3678&target=plan&highStr=*&check=0&pnchDesc=%E6%B8%AC%E8%A9%A6%E8%B3%87%E6%96%99%E5%A3%93%E7%B8%AE%E4%B9%8B%E7%A0%94%E7%A9%B6
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