Please use this identifier to cite or link to this item: http://hdl.handle.net/11455/51471
標題: Transition Fault Oriented High-Level Test Synthesis
轉態錯誤為導向之高階測試合成
作者: 王行健
關鍵字: 電子電機工程類
基礎研究
轉態錯誤
at-speed 測試
暫存器傳遞層
行為層
高階測試合成
摘要: 由於超大型積體電路中元件尺寸縮小及速度增加, 快速地改變了電路缺陷的效應。最近的研究顯示, 今後將無法再忽視造成訊號延遲的缺陷。對於0.13μm 及更先進的製程而言, 如果希望將出廠產品的缺陷水準限制在可接受的範圍內, 則測試轉態錯誤將是不可或缺的工作。測試轉態錯誤須使用at- speed 測試技術,以便在正常速度下產生及觀察訊號轉態。以往大多是利用功能測試來進行at-speed 測試, 然而其成本過於昂貴。掃瞄( scan) 測試是另一種達到at-speed 測試的可行方式; 然而, 若要把針對定值錯誤所使用的掃瞄測試改進至可以測試延遲錯誤,有許多複雜的因素仍待解決。為了達成高品質的延遲錯誤測試, 須要使用到特殊的設計方式, 如多重時脈區域、混合使用正緣及負緣觸發等等, 這些需求皆對測試之實作帶來嚴峻的考驗。而完成這些設計方式所須付出的成本亦是必須考慮的因素。為節省超大型積體電路的設計時間, 設計方法必須逐漸朝向更高的抽象層次邁進,包括暫存器傳遞層( RTL)及行為層。高階測試合成的目的,是在電路設計時, 即同時考慮其測試問題, 以避免因可測試性不足所導致的重複設計過程。高階測試合成的範圍,包括如何在RTL 產生測試向量、電路之可測試度分析、RTL 測試合成、及行為層可測試合成等。然而, 以往在高階測試合成方面的相關研究皆以定值錯誤為對象,故所發展出之技術不見得適用於對延遲錯誤的at-speed 測試。本研究計畫即為針對轉態錯誤,考慮高階測試合成的一些相關議題,包括RTL 測試向量產生、RTL 測試合成、及行為可測試合成等。本計畫的最終目標, 是希望能在電路設計的初期, 即能產生高錯誤涵蓋率的測試向量, 並提出易於傳遞at-speed 測試向量的RTL 架構。
URI: http://hdl.handle.net/11455/51471
其他識別: NSC94-2215-E005-014
文章連結: http://grbsearch.stpi.narl.org.tw/GRB/result.jsp?id=1143532&plan_no=NSC94-2215-E005-014&plan_year=94&projkey=PB9408-4180&target=plan&highStr=*&check=0&pnchDesc=%E8%BD%89%E6%85%8B%E9%8C%AF%E8%AA%A4%E7%82%BA%E5%B0%8E%E5%90%91%E4%B9%8B%E9%AB%98%E9%9A%8E%E6%B8%AC%E8%A9%A6%E5%90%88%E6%88%90
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