Please use this identifier to cite or link to this item: http://hdl.handle.net/11455/7270
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dc.contributor.advisor楊清淵zh_TW
dc.contributor.advisorChing-Yuan Yangen_US
dc.contributor.author陳建文zh_TW
dc.contributor.authorChen, Jen-Wenen_US
dc.date2005zh_TW
dc.date.accessioned2014-06-06T06:39:49Z-
dc.date.available2014-06-06T06:39:49Z-
dc.identifier.urihttp://hdl.handle.net/11455/7270-
dc.description.abstract在組成一個完整無線通信系統的過程中,本地端頻率合成器所產生的振盪信號佔了一個很重要的部分。因為在晶片中無論哪裡需要時脈振盪訊號,頻率合成器都必須提供一個乾淨、穩定和可程式化的振盪信號。因此市面上幾乎所有的無線通信晶片皆是以鎖相迴路來當作頻率合成器。 要實現一個非整數N的頻率合成器,我們通常會利用補償的技巧來達到所需,然而這卻產生了一個問題,因為這種非整數N是利用整數除頻器的除率在2個整數之間來回跳動,利用平均的方法,達到除非整數N的目的,因此這種技巧會在迴路中造成相位誤差,雖然我們可以利用為雜訊展頻而應用在PLL中的超取樣 - 調變器技巧來降低相位誤差,但是這種數位的技巧,卻因為解析度的有限,而有量化的誤差。 為了解決上述的限制,因此在本論文中,我們發展出一種有別以往的架構,利用相位補償的技巧,相位誤差的問題便能再次的降低,而這個高速非整數N除頻器的工作範圍至少在3G Hz到4G Hz之間,並提供N + (f / 16)的除率,在此我們採用DLL來提供相位補償所需之相位,並經由實驗與量測來證實此架構之可行性。zh_TW
dc.description.abstractTo constitute a complete transceiver for modern wireless communication systems, the frequency synthesizer which generates the local oscillator (LO) signal is an indispensable building block. Wherever frequencies are translated, frequency synthesis is crucial to provide clean, stable and programmable LO signals. The phase-locked loop (PLL) is used for a frequency synthesizer in almost all wireless communication chipsets on the market. In order to implement a fractional-N frequency synthesizer, we need compensation techniques. However, it would cause problems when the division ratio of the frequency divider switches between two integers, it would increase the phase noise in a feedback network. Even if we can decrease it with noise shaping of PLL characteristic by using oversampling-modulator technique, it may still cause quantization error. In this thesis, we develop a new fractional-N frequency divider architecture to improve the above-mentioned limitation with the aid of a phase compensated technique. Because of the constant division ratio, the phase noise problem in frequency divider could be reduced. The new high-frequency fractional-N frequency divider with a phase compensation technique can be operated with input signal frequency ranging at least from 3G Hz to 4G Hz, and achieve the divide ratio of N + (f / 16). The on-chip phase compensation by a delay-locked loop (DLL) is adopted to reduce the fractional spurs in the fractional-N frequency synthesizer. The experiments prove the chip to work properly.en_US
dc.description.tableofcontents第一章 簡介 1 1.1. 研究動機…………………………………………………1 1.2. 研究背景…………………………………………………1 1.3. 目的與論文摘要…………………………………………4 第二章 鎖相迴路與延遲鎖相迴路 5 2.1. 相位頻率偵測器與相位偵測器…………………………6 2.1.1. 相位偵測器(PD)……………………………………7 2.1.2. 相位頻率偵測器(PFD)……………………………8 2.2. 壓控振盪器與壓控延遲線………………………………9 2.2.1. 電感電容式壓控振盪器(LC - tank VCO)……10 2.2.2. 壓控延遲線(VCDL)..……………………………12 2.3. 電流充電泵與迴路濾波器………………………………13 2.4. 鎖相迴路與延遲鎖相迴路討論…………………………15 2.4.1. 鎖相迴路(PLL)……………………………………15 2.4.2. 延遲鎖相迴路(DLL)………………………………17 2.5. 相位雜訊…………………………………………………18 2.5.1. 相位雜訊的意義與定義……………………………18 2.5.2. 通訊系統中的相位雜訊……………………………21 2.6. 結論………………………………………………………27 第三章 頻率合成器 28 3.1. 整數與非整數頻率合成器…………………………………28 3.2. Fractional Spurs 探討……………………………….30 3.2.1. fractional-spurs的生成………………………30 3.2.2. 解決fractional-spurs的概念與做法………‧32 3.3. ΔΣ調變器………………………………. ………………‧36 3.4. 雙迴路非整數頻率合成器…………………………………38 3.5. 利用雙除頻器來實現非整數頻率合成器…………………41 3.6. 結論…………………………………………………………43 第四章 利用相位迴旋技巧實現非整數 – N 頻率除頻器 44 4.1. 簡介…………………………………………………………44 4.1.1. 相位迴旋概念………………………………………44 4.1.2. 架構說明……………………………………………45 4.2. 電路說明……………………………………………………46 4.2.1. 整數除頻器……………………………………….46 4.2.2. 數位控制相位迴旋部份………………………….50 4.2.3. DLL相位產生部份…………………………………52 4.2.4. 頻率合成器部分………………………………….54 4.3. 電路模擬……………………………………………………54 4.4. 晶片實做……………………………………………………64 4.5. 結論…………………………………………………………65 第五章 應用於802.11a/b/g通道之非整數-N頻率合成器 66 5.1. 簡介…………………………………………………………66 5.1.1. 規格說明……………………………………………66 5.1.2. 架構說明……………………………………………69 5.2. 電路說明……………………………………………………69 5.2.1. 壓控振盪器…………………………………………70 5.2.2. 整數除頻器…………………………………………71 5.2.3. 頻率合成器…………………………………………74 5.3. 電路模擬……………………………………………………76 5.4. 晶片實現……………………………………………………82 5.5. 量測…………………………………………………………83 5.6. 結論…………………………………………………………90 第六章 結論 91 6.1. 結論………………………………………………………‧91 附錄 "A HIGH-FREQUENCY PHASE-COMPENSATION FRACTIONAL– N FREQUENCY SYNTHESIZER" 發表於2005年IEEE International Symposium on Circuits and Systems.zh_TW
dc.language.isoen_USzh_TW
dc.publisher電機工程學系zh_TW
dc.subjectPLLen_US
dc.subject鎖相迴路zh_TW
dc.subjectDLLen_US
dc.subjectFrequency Synthesizeren_US
dc.subject延遲鎖相迴路zh_TW
dc.subject頻率合成器zh_TW
dc.title以相位補償技巧實現IEEE 802.11 a/b/g 通道的非整數-N頻率合成器zh_TW
dc.titleA Fractional-N Frequency Synthesizer with a Phase-Compensation Technique for IEEE 802.11 a/b/g Channelsen_US
dc.typeThesis and Dissertationzh_TW
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