Please use this identifier to cite or link to this item: http://hdl.handle.net/11455/19237
標題: 降低功率及提高可測試度之高階合成方法
High Level Synthesis for Low Power and Testability
作者: 鄭嘉文 
Chen, Chia-Wen 
關鍵字: high level synthesis;高階合成;low power;testability;schedule;allocation;功率;可測試度;排程;配置
出版社: 資訊科學研究所
摘要: 
隨著科技的快速發展以及超大型積體電路製程的進步,人們將可以在相同的面積下,塞入更多的電晶體,也可以用更便宜的成本整合更多的功能於同一晶片中。但是由於封裝技術的限制以及接腳數的限制,電路的功能測試及驗證將日趨複雜,如此使得測試電路的成本卻相對的提高,所以如果能在設計電路的初期就提早考慮電路測試的問題,那麼將可以使得測試的成本大大降低,也可以提高電路的可測試率,同樣地,降低電路功率也是不可忽視的重要問題。
本篇論文主要著手於高階合成階段,提出一考慮電路可測試性與降低電路功率之排程與資源配置的方法,來減少電路中可能會發生較難測試的地方,並且在資源配置時盡量平均每個時間週期(time step)會發生切換活動的次數,以達成電路功率消耗降低的目標。於此方法中整體控制時序並不會增加,而且此方法並不需要額外增加掃描(scan)電路,所以可降低對電路面積的影響。
URI: http://hdl.handle.net/11455/19237
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