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標題: 以FPGA系統平台設計與驗證IEEE802.11a/b/g媒體存取控制層硬體矽智財模組
Design and Verification of IEEE 802.11a/b/g MAC-Layer Hardware IP with FPGA Platform
作者: 楊宗翰
Yang, Zong-Han
關鍵字: IEEE 802.11a/b/g;媒體存取控制層;MAC-Layer
出版社: 電機工程學系所
摘要: 
無線網路是現在非常熱門的技術,而802.11為一種無線網路的標準,包含媒體存取控制層與實體層。實體層主要處理無線傳輸相關的技術,而媒體存取控制層負責控制整個無線網路的傳輸機制和跟上層的軟體做溝通。現在最新的802.11標準為802.11n,特點是使用了多輸入多輸出的技術來達到高速傳輸,設計一個高產出量、支援多種標準的媒體存取控制層是無線通訊的重要課題。
在本篇論文中,基於[2, 3]的媒體存取控制層硬體架構,我們提出改良過的802.11a/b/g 媒體存取控制層硬體架構,此架構使用較少量的有限狀態機與使用並列執行的架構。在媒體存取控制層傳輸端方面,我們將有限狀態機的製造封包與發送封包兩種狀態做並列式處理,也將部份狀態做了調整。我們提出兩層式FIFO架構來取代原本的FIFO,以減少額外浪費。為了方便軟體控制,加入嵌入式處理器,軟體只需要送入簡單的訊息即可進行操作。在媒體存取控制層接收端方面,將封包解碼程序改成並列式處理,大量減少額外浪費。在時間同步的功能中,我們提出了一個高效與低複雜度的時間郵戳控制器,來達到快速同步。
改良後的媒體存取控制層硬體利用含有Xilinx XC4VLX60 FPGA晶片的SMIMS系統晶片平台來驗證功能,硬體面積使用了5944個FPGA片電路模組。利用軟體將圖片分解後送進站點1,經過一段時間後再用軟體從站點2取出資料重組,以此驗證媒體存取控制層的功能是否正確。在模組資料庫基礎積體電路製作驗證方面,在TSMC 0.18um的製程下使用Design Compiler來合成電路,閘邏輯數目為119694個,最高工作頻率為83.3MHz,消耗功率為132.0933mW,最大位元資料產出量為299.88Mbps。經過佈局後,整個晶片的面積為1544.771*1544.771 μm2。
URI: http://hdl.handle.net/11455/6469
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